Des chercheurs du pôle belge de recherche sur les semi-conducteurs imec ont introduit une architecture de mémoire hybride NAND-DRAM, qui serait la première implémentation tridimensionnelle (3D) de la technologie des dispositifs à couplage de charge (CCD) conçue pour les applications de mémoire. Ce développement vise à remédier au mur de mémoire actuel dans le domaine informatique de l’intelligence artificielle (IA), où les unités de traitement telles que les GPU et les accélérateurs sont confrontées à des retards en raison d’une bande passante mémoire et d’une efficacité énergétique insuffisantes.
La nouvelle architecture fusionne la vitesse et la réécriture de la DRAM avec la densité et l’efficacité généralement associées au stockage NAND. Historiquement, la technologie CCD a été utilisée dans les appareils photo numériques, les équipements vidéo et l’imagerie scientifique, mais l’innovation d’Imec la réutilise pour des fonctions de mémoire avancées.
L’architecture CCD 3D permet un empilement vertical des cellules mémoire, contrairement à la DRAM conventionnelle, qui dispose les cellules sur un plan plat. Cette disposition verticale réduit les coûts de fabrication et les fuites, surmontant ainsi les limitations précédemment rencontrées avec la technologie DRAM. La conception intègre de l’oxyde d’indium et de gallium-zinc (IGZO) en remplacement du silicium, promettant une diminution des fuites et une meilleure conservation des données au cours du processus.
Imec a démontré des vitesses de transfert de charge supérieures à 4 MHz avec son prototype, bien qu’il utilise actuellement un nombre limité de couches empilées. L’architecture offre un potentiel d’évolutivité similaire à celui de la technologie NAND, où les puces commerciales existantes dépassent les 200 couches empilées.
Selon Maarten Rosmeulen, directeur du programme pour la mémoire de stockage chez imec, la conception de l’architecture permet un accès aux données au niveau bloc, contrairement à la nature adressable par octets de la DRAM traditionnelle, ce qui la rend plus adaptée aux charges de travail d’IA modernes. Rosmeulen a déclaré que le nouveau dispositif peut servir de mémoire tampon intégrée dans une architecture de chaînes Flash NAND 3D, optimisant ainsi la rentabilité et la densité de bits.
L’architecture hybride devrait offrir une endurance améliorée et une usure réduite, ce qui pourrait s’avérer bénéfique pour les tâches futures de formation et d’inférence en IA. Imec prévoit de positionner l’architecture en tant que périphérique Compute Express Link (CXL) de type 3, facilitant les connexions entre les GPU, les CPU et les accélérateurs, un facteur important à mesure que les modèles d’IA s’étendent au-delà des capacités des ressources GPU locales.
Bien que le prototype présente des avancées significatives, imec reconnaît plusieurs défis, notamment le comportement thermique, la mise à l’échelle du nombre de couches et l’intégration pratique dans les systèmes existants. Si ces obstacles sont surmontés avec succès, l’architecture hybride pourrait contribuer à réduire les coûts substantiels associés à la DRAM dans l’infrastructure d’IA.
